IC kombiniert Taktsynthese, Jitterqualität und Taktverteilung

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Cadlog Group

RECOM Power GmbH

Es besteht ein direkter Zusammenhang zwischen der Genauigkeit des Abtasttakts und der Dynamik eines A/D-Wandlers. Jegliche Timing-Unsicherheit (Jitter) wirkt sich auf den Störabstand SNR aus. Etwaige Oberschwingungen des Abtasttakts vermischen sich außerdem mit dem analogen Eingangssignal und beeinträchtigen den IMD-Wert und das NPR (Noise Power Ratio; Rauschleistungsverhältnis). Deshalb wird eine jitterarme Taktquelle mit einwandfreiem Rauschverhalten benötigt.

Optimiert man die Eingangsspannung so, dass sie genau dem vollen Eingangsbereich des A/D-Wandlers entspricht, wird der einzuhaltende Jitter nur noch vom Eigenrauschen des ADC und der abzutastenden Eingangsfrequenz bestimmt. Welcher Jitter zulässig ist, um eine bestimmte Rausch-Spezifikation zu erfüllen, lässt sich mit Gleichung 1 ausrechnen, wenn man davon ausgeht, dass das gesamte Nyquist-Band genutzt wird (in diesem Fall entspricht der Signal-Rauschabstand dem über die Nyquist-Bandbreite integrierten Eigenrauschen des A/D-Wandlers):

Darin steht T_j für den RMS-Jitter und f_IN für die Frequenz des analogen Eingangssignals.

Diese bekannte Gleichung wurde für sinusförmige Signale am ADC-Eingang aufgestellt. Sie liefert aber dennoch eine angemessene Näherung des SNR für ein breitbandiges Signal, sofern die Abtastrate deutlich größer als die Signalbandbreite ist. Der jitterbedingte SNR ist unabhängig von der Auflösung und Abtastrate des A/D-Wandlers und nimmt mit steigender Signalfrequenz ab. Bei einer Eingangsfrequenz von 1498 MHz darf der Gesamt-Jitter nicht größer als 160 fs sein, wenn ein SNR von 56,4 dB erreicht werden soll. Nachfolgend werden Timing-Bausteine beschrieben, die diese Leistung bieten.

Timing-Bausteine werden verwendet, um aus einem vorgegebenen Referenztakt eine oder mehrere Taktfrequenzen zu generieren. Gelegentlich ist der Referenztakt von großer spektraler Reinheit und die Aufgabe des Taktaufbereitungs-Bausteins (Clock Conditioner) beschränkt sich darauf, diese Frequenz oder ein bestimmtes Vielfaches davon im gesamten System zu verteilen. Dies bezeichnet man als Clock-Multiplier-Applikation (Takt-Vervielfacher).

Beispiele: Clock-Multiplier- und Jitter-Cleaner-Applikationen

Ist der Referenztakt dagegen nur von unzureichender spektraler Reinheit, muss er vom Taktaufbereitungs-Chip zunächst gesäubert werden. Hier spricht man von einer Jitter-Cleaner-Applikation. Denkbar ist ferner, dass der Clock Conditioner beide Aufgaben übernimmt. Was einen Präzisions-Clock Conditioner auszeichnet, ist sein Rauschverhalten. Da man Taktsignale in der Regel verwendet, um verschiedene Ereignisse in einem System miteinander zu synchronisieren, ist die Fähigkeit, etwaige Skews (Laufzeitdifferenzen zwischen Signalen) zu steuern und zu minimieren, eine überaus nützliche Eigenschaft.

Die Familie LMK04800 enthält sehr leistungsfähige Taktaufbereitungs-Bausteine, deren Jitter-Cleaning- sowie Takterzeugungs- und -verteilungsfunktionen durch Eigenschaften ergänzt werden, mit denen sich viele komplexe Probleme auf Systemebene lösen lassen. Bild 2 zeigt ein typisches, hier allerdings vereinfacht wiedergegebenes System-Blockschaltbild.

Die Dual-Loop PLLatinum-Architektur besteht aus zwei PLL-Stufen (Phase-Locked Loop, Phasenregelkreis), einer rauscharmen Quarzoszillator-Schaltung und einem VCO (Voltage Controlled Oscillator, spannungsgesteuerter Oszillator) und ermöglicht eine gute Jitter-Qualität. Die erste PLL-Stufe (PLL1) stellt eine rauscharme Jitter-Cleaner-Funktion zur Verfügung, während die zweite PLL-Stufe (PLL2) für die Takterzeugung genutzt wird. PLL1 lässt sich für den Betrieb mit einem externen VCXO (voltage controlled crystal oscillator, Quarz-Oszillator mit über der Spannung trimmbaren Frequenz) oder dem integrierten Quarzoszillator (kombiniert mit externem, abstimmbaren Quarz und Varaktordiode) konfigurieren.

Mit einer sehr schmalen Schleifenbandbreite betrieben, nutzt PLL1 das Phasenrauschen im Nahbereich (Offsets unter 50 kHz) des VCXOs bzw. des abstimmbaren Quarzes zum Bereinigen des Eingangstakts. Der Ausgang von PLL1 dient wiederum als bereinigte Eingangs-Referenz für PLL2, zu der der integrierte VCO verriegelt wird.

Die Schleifenbandbreite von PLL2 lässt sich zum Bereinigen des Phasenrauschens im Fernbereich (Offsets über 50 kHz) optimieren, wobei der integrierte VCO die Leistungsfähigkeit des für PLL1 verwendeten VCXO-Moduls oder abstimmbaren Quarzes noch übertrifft. Die Familie besitzt zwei redundante Eingänge, 14 differenzielle Taktausgänge und nach dem Einschalten standardmäßig aktive Takte.

Der Eingangsblock ist mit einer Holdover-Funktion ausgestattet und unterstützt die automatische oder manuelle Wahl des Referenztakts. 12 Ausgangstakte werden durch sechs Blöcke angesteuert, bei denen es sich um einen programmierbaren Teiler, eine Phasensynchronisationsschaltung und programmierbare Verzögerungsstufen handelt. Alle VCO-getriebenen Ausgänge verfügen über einen programmierbaren LVDS-, LVPECL- oder LVCMOS-Ausgangspuffer.

Clock-Design-Tool hilft bei der Wahl des Timing-Bausteins

Ein Clock-Design-Tool kann von der Timing-Solutions-Website des Unternehmens heruntergeladen und falls gewünscht auch offline genutzt werden. Dieses Werkszeug hilft bei der Wahl des richtigen Timing-Bausteins und unterstützt den Anwender beim Design eines Schleifenfilters, mit dem sich das optimale Phasenrauschen und Jitter-Verhalten für die gewählte Lösung einstellt.

Im Wizard-Modus kann die Software automatisch die VCO-Frequenz und die Teilerwerte für die PLL-Stufe und die Ausgangsteiler berechnen, bei denen die vom Benutzer vorgegebenen Frequenzen eingehalten werden. Nach der Auswahl des Wizard-Modus werden vom Benutzer nachfolgende Eingaben verlangt:

• Architekturtyp (eine PLL oder zwei PLLs in Serie),

• Referenz und/oder VCXO1 (optional),

• Frequenz und Typ des Ausgangssignals.

Sind diese Eingaben gemacht, folgen zwei weitere Arbeitsgänge:

• Lösung wählen: Hier ist die Auswahl unter den Bauelementen zu treffen, die den Anforderungen des Designs entsprechen.

• Konfiguration wählen: Je nach den gestellten Anforderungen kann die gewünschte Konfiguration gewählt werden – unter Umständen auch mehrere.

Sobald der Simulations-Bildschirm angezeigt wird (Bild 3), hat der Anwender folgende Möglichkeiten:

• Berechnen der Schleifenfilter-Werte,

• Aktualisieren der Phasenrausch-Profile beispielsweise für Oszillatoren und VCXOs,

• Darstellen der RMS-Jitter-Messungen der verfügbaren Ausgänge,

• Kopieren der simulierten Phasenrausch-Kurven in die Zwischenablage zur Übernahme in Excel oder andere Programme,

• Abspeichern des Designs.

Mit dem Werkzeug wurde ein geeigneter Baustein zur Erzeugung eines 800 MHz LVDS-Takts für den ADC12D800RF ausgewählt. Das war der LMK04806B. Das Ergebnis der Phasenrausch-Simulation ist in Bild 4 dargestellt. Der von 1 kHz bis 10 MHz integrierte Gesamt-RMS-Jitter beträgt 109,1 fs. Dieser Wert liegt deutlich innerhalb des Bereichs, der zum Erreichen eines SNR von 56,4 dB bei 1498 MHz erforderlich ist. //

* * Paul McCormack... arbeitet als Business Development Manager High Performance Analog Europe, High Speed Products bei Texas Instruments in Freising.