Programmierbare Logik FPGA-Entwicklung: Schnittstellen zu externen SPI-Bausteinen

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Das Serial Peripheral Interface ist in der Elektronik so etwas wie die Brot- und Butter-Schnittstelle zum Anbinden externer Komponenten an einen Logikbaustein. Was beim Realisieren eines SPIs in einem Field Programmable Gate Array oder kurz FPGA zu beachten ist, zeigt dieser Beitrag.

Eine SPI-Schnittstelle lässt sich im FPGA mit unterschiedlichen Ansätzen realisieren – zum Beispiel mit einer oder zwei Taktdomänen. Wie das geht, zeigt dieser Beitrag. Zudem verdeutlicht er unterschiedliche Vorgehensweisen bei der Entwicklung sowie der Definition der Timing Constraints.

Bei der Implementierung der SPI-Schnittstelle wurden zwei grundsätzlich verschiedene Ansätze zur Implementierung verwendet. Der erste Ansatz beschreibt ein Konzept mit zwei Taktdomänen (Two Clock Domain). Der zweite Ansatz implementiert die Schaltung mit nur einer Taktdomäne (Single Clock Domain).

Implementierung mit zwei Takt-Domänen

Als typischer Vertreter einer SPI-Schnittstelle dient hier der Baustein DAC AD7303 von Analog Devices. Bild 1 zeigt das Timing Diagramm der Schnittstelle sowie die Timing Parameter. In diesem Beispiel wird die SCLK-Frequenz mit 30 MHz gewählt. Die Timing Parameter t4, t5 und t6 müssen bei der Definition der Timing-Anforderungen (Timing Constraints) besonders beachtet werden.

Bei der Implementierung mit zwei Takt Domänen werden zwei, nicht notwendigerweise synchrone, Takte verwendet. Im vorliegenden Fall sind die Takte 120 MHz und 30 MHz. Die Ablaufsteuerung wird mit 120 MHz getaktet, während die eigentliche SPI FSM mit 30 MHz gesteuert wird.

Wie aus Bild 2 ersichtlich ist daher eine Synchronisationsstufe zwischen den beiden Taktdomänen notwendig (sollten die beiden Taktdomänen zueinander synchron sein, kann die Synchronisationsstufe entfallen). Die Implementierung der SPI-Schnittstelle mit zwei Clock Domains ist in Bild 2 gezeigt.

Verwendete Parameter:

• Eingangstakt: 100 MHz

• Interner Takt CLK_120: 120 MHz

• Interner Takt CLK_30: 30 MHz

• Generierter Takt dac_sck: 30 MHz

Die PLL_120_30: Die PLL erzeugt aus dem externen Takt CLK (100 MHz) zwei interne, phasensynchrone Takte CLK_120 und CLK_30.

Modul dac_sample_gen: Das Modul dac_sample_gen erzeugt das sample Signal (convert) für die dac_fsm. Das sample Signal initiiert die Übertragung der digitalen Daten zum DAC. Die Einstellung der sample Rate erfolgt über sample_select [1:0] und ist in der dargestellten Tabelle gegeben. Das Block Diagramm von dac_sample_gen ist in Bild 3 gezeigt.

Steuersignal mode_select: Das Steuersignal mode_select erzeugt entweder ein Rechtecksignal oder ein dreieckförmiges Signal als Eingangsdaten für den DAC.

Modul sync_stage: Das Modul dac_sample_gen arbeitet mit CLK_120. Die Steuereinheit dac_fsm ist Teil der CLK_30 Domäne. Das Modul sync_stage transportiert das convert Signal von der CLK_120 Domäne in die CLK_30 Domäne. Entsprechende Signale von der dac_fsm werden von der CLK_30 Domäne in die CLK_120 übertragen. Das Block Diagramm von sync_stage ist in Bild 4 gezeigt.

Modul dac_fsm: Das Modul dac_fsm steuert die Erzeugung der Steuer/Data Signale zum DAC. Um die in Bild 1 gegebenen Werte von t4, t5 und t6 einzuhalten arbeitet dac_fsm auf der fallenden Flanke von CLK_30. dac_fsm ist wie in Bild 5 gezeigt als eine State Machine implementiert.

Timing Constraints

1. Constraints für den CLK

2. Taktsignale CLK_120 und CLK_30

Die Taktsignale CLK_120 und CLK_30 müssen nicht explizit spezifiziert werden, da diese automatisch von der Designsoftware definiert werden. Diese beiden Takte werden auch als „automatically generated clock“ bezeichnet

3. Taktsignal dac_clk

Das am Port dac_sck angeschlossene Signal ist eine Kopie des internen Taktes CLK_30. Dieses Signal wird vom externen DAC als ein Takt interpretiert. Daher muss dieses Signal auch als ein Takt definiert werden um die Zeitanforderungen t4, t5 und t6 korrekt zu beschreiben. Dieser Takt ist ein sogenannter „manually generated clock“.

4. Constraints für DAC Inputs/FPGA Outputs

Die Zeiten t4, t5 und t6 beschreiben die Setup- / Hold-Anforderungen an den externen Baustein. Diese Anforderungen werden mit dem set_output_delay Constraint beschrieben.

Timing Analyse

Die Timing Analyse bestätigt die ordnungsgemäße Implementierung des Designs.

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Implementierung mit einer Takt-Domäne

Die Implementierung der Single-Clock-SPI-Schnittstelle ist in Bild 6 gezeigt.

Das Konzept der SPI-Implementierung mit einer einzigen Taktdomäne ist der Implementierung mit zwei Taktdomänen ähnlich. Zur Veranschaulichung wird die PLL nicht verwendet. Auch das Modul sync_stage wird nicht benötigt. Wegen des einzelnen Takts wird das Modul clock_generator benötigt, um die fallende Flanke des dac_sck zu signalisieren, die als Triggerbedingung für die Zustandsmaschine dac_fsm verwendet wird.

Modul clock_generator: Das in Bild 7 gezeigte Modul clock_generator erzeugt das Taktsignal dac_clk sowie die Anzeige der fallenden Flanke von dac_sck. Bild 8 zeigt die Beziehung zwischen dac_sclk und edge_low.

Modul dac_fsm für die Single-Clock-Implementierung: Das Modul dac_fsm steuert die Erzeugung der Steuer-/Datensignale an den DAC. Um die in Bild 1 angegebenen Werte von t4, t5 und t6 einzuhalten, arbeitet dac_fsm immer an der steigenden Flanke von CLK_120, aber nur dann, wenn das Signal edge_low aktiv. Dac_fsm ist als eine Zustandsmaschine implementiert.

Die Zustandsmaschine dac_fsm hat die gleiche Struktur wie die Zustandsmaschine bei der Implementierung der Lösung mit zwei Takt Domänen. Der einzige Unterschied ist die Auswertung der fallenden Flanke von dac_sck anstatt der Verwendung des Takts clk_30.

Nachdem das Umwandlungssignal erkannt wurde, wird der Zähler bit_count mit dem Wert 15 geladen. Die seriellen Daten werden auf der Leitung dac_sdata mit der steigenden Flanke des Taktsignals CLK_120 immer dann ausgegeben, wenn edge_low aktiv ist. Nachdem 16 Datenbits übertragen wurden, signalisiert dac_fsm wieder die Bereitschaft und wartet auf das nächste Konvertierungssignal.

Timing Constraints für die Single-Clock-Domain-Implementierung

1. Takt CLK 120

2. Takt dac_clk

Das an den Port dac_sck angeschlossene Taktsignal wird vom clock_generator erzeugt. Die Beziehung zwischen CLK_120 und dac_sck ist geteilt durch 4 (vergleiche dazu Bild 7).

3. Constraints für DAC Inputs/FPGA Outputs

Die Zeitangaben t4, t5 und t6 beschreiben die Setup- / Hold-Anforderungen für den externen DAC AD7303. Diese Anforderungen werden mit dem Constraint set_output_delay beschrieben. Wegen der Single Clock Domain ist zusätzlich ein Multicycle Constraint notwendig.

Timing Analyse

Die Timing Analyse des Designs mit einer Takt Domäne zeigt die gleichen Ergebnisse wie das Design mit zwei Takt Domänen.

Zusammenfassung

Beide Konzepte können verwendet werden, um SPI-Schnittstellen mit niedriger Geschwindigkeit zu implementieren. Die Zweitaktdomäne hat jedoch einen Vorteil beim Stromverbrauch, da ein Teil des Designs mit geringerer Geschwindigkeit läuft. Auch die Timing Constraints sind leichter zu spezifizieren. Das Konzept einer Taktdomäne verwendet ein einzelnes Taktverteilungsnetzwerk, was ein Vorteil ist, da keine Synchronisier-Stufen benötigt werden. Beide Musterprojekte sind auf Anfrage unter info@plc2.de erhältlich. (me)

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