TSMC Erste Serien-Prozesstechnologie in 40 nm

Die Foundry Taiwan Semiconductor Manufacturing Company (TSMC) präsentiert die erste Prozesstechnik mit 40-nm-Geometrie. Embedded-DRAM, Mixed-Signal- und HF-Elemente sowie ein regelmäßiger MPW-Prototyping-Service ergänzen das Angebot.

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Laut TSMC unterstützt der neue Prozessknoten eine auf hohe Leistungsfähigkeit ausgerichtete Universal-Technologie (40G) als auch eine energieeffiziente, Strom sparende Technologie (40LP). Hinzu kommen ein komplettes Design-Servicepaket und -Ecosystem aus Drittanbietern, verifiziertem IP und EDA-Tools, von TSMC-generierten SPICE-Modellen und mehr Universal-IP.

Zu den Besonderheiten des neuen Prozesses zählen:

• 2,35-fache Verbesserung der rohen Gatterdichte gegenüber 65-nm-Prozesstechnologien,
• bis zu 15% weniger Leistungsaufnahme im aktiven Zustand verglichen mit 45 nm,
• kleinste SRAM-Zellen und Makros,
• Universal- und Low-Power-Versionen der Prozesstechnologie für großen Anwendungsbereich,
• häufige, regelmäßige „CyberShuttle“- und Multi-Project-Wafer-(MPW-)Prototypendurchläufe.

Nach den Tapeouts der 45-nm-Prozesstechnik im Jahr 2007 nahm TSMC die Entwicklung der weiter verbesserten 40LP- und 40G-Prozesse in Angriff. Hatte der 45-nm-Knoten bereits eine Verdoppelung der Gatterdichte gegenüber der 65-nm-Geometrie gebracht, zeichnet sich der 40-nm-Knoten durch weitere Fertigungs-Innovationen aus, die den LP- und G-Versionen dieses Prozesses eine 2,35-mal höhere Roh-Gatterdichte verleihen, als sie in 65 nm möglich ist. Der Schritt von 45 auf 40 nm senkt laut TSMC die Verlustleistung um bis zu 15%.

Mehr Gatter und weniger Stromverbrauch

„Mit unserem Design-Flow können auch solche Designprojekte, die zunächst für 45 nm vorgesehen waren, die Vorteile der 40-nm-Prozesstechnik nutzen, so John Wei, Senior Director of Advanced Technology Marketing bei TSMC, „der Umstieg verläuft dabei vollständig transparent, die Entwickler können sich deshalb vollständig auf die Umsetzung ihrer Performance-Vorgaben konzentrieren.“

TSMC entwickelte den 40LP-Prozess für Anwendungen, in denen es – wie in Wireless-Applikationen oder tragbaren Geräten – auf geringe Leckströme ankommt. Die 40G-Variante zielt dagegen auf Hochleistungsapplikationen wie CPUs, GPUs (Graphic Processing Units), Spielkonsolen, Netzwerk- und FPGA-Designs sowie weitere Consumer-Anwendungen ab. Der 40-nm-Footprint verringert sich linear. Während die SRAM-Performance gegenüber dem 45-nm-Prozess unverändert bleibt, erreicht die Größe der SRAM-Zellen mit 0,242 µm² laut TSMC den branchenweit niedrigsten Wert.

LPG-Option für Wireless-Applikationen und tragbare Geräte

Die 40G- und 40LP-Prozesse werden von einer Palette an Mixed-Signal- und HF-Optionen sowie Embedded-DRAM-Elementen begleitet und mit 193-nm-Immersions-Fotolithografie sowie ELK-Material (Extreme Low k) realisiert. Zur Logikfamilie gehört eine LPG-Option (Low Power Triple Gate Oxide) für Wireless-Applikationen und tragbare Geräte. Der G- und der LP-Prozess ermöglichen Multi-Vt-Core-Bausteine und unterstützen I/O-Optionen von 1,8 und 2,5 V, um unterschiedlichen Produktanforderungen gerecht zu werden.

Der CyberShuttle-Prototyping-Service von TSMC kann in den Monaten April, Juni, August, Oktober und Dezember dieses Jahres für 40-nm-Designs gebucht werden. Die erste Welle von 40/45-nm-Kunden hat bereits über 200 Blöcke auf fertiggestellten Multi-Project-Waferdurchläufen genutzt. Die Prozesse 40G und 40LP werden zunächst in der 12"-Fab 12 von TSMC produziert und bei zunehmender Nachfrage auf Fab 14 übertragen.

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