Labormesstechnik Dem Jitter auf der Spur

Geräte mit schnellen seriellen Schnittstellen sind wegen ihrer hohen Datenraten und eingebetteter Taktsignale anfällig für Signal-Jitter. Übersteigt der Jitter die zulässigen Toleranzen,...

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Geräte mit schnellen seriellen Schnittstellen sind wegen ihrer hohen Datenraten und eingebetteter Taktsignale anfällig für Signal-Jitter. Übersteigt der Jitter die zulässigen Toleranzen, verschlechtert sich der Qualitätsparameter Bit-Error-Ratio (BER). Die Industrie kennt etablierte Verfahren, um Jitter-Toleranzen zu spezifizieren. Allerdings reichen diese Verfahren nicht immer aus, um Störungen, wie frequenzabhängige Jitter, hinreichend zu beschreiben. Durch Messen und Bewerten einer ganzen Serie stimulierter Jitter-Reaktionskurven kann der Entwickler trotzdem herausfinden, auf welche Jitter-Frequenzen ein System empfindlich reagiert.Im Allgemeinen ist ein Serializer-Deserializer (SerDes) eine der zentralen Baugruppen in Geräten mit serieller Datenkommunikation, die so funktioniert: Der Serializer des SerDes bekommt Daten parallel eingespeist und konvertiert sie in einen seriellen Datenstrom. Typisch ist ein 8 Bit breiter Paralleleingang. Das Eingangssignal wird in aller Regel mit einem gängigen Codierschema auf 10 Bit umcodiert und steht am Ausgang des Serializers für die serielle Übertragung bereit.Im Deserializer läuft die umgekehrte Reihenfolge ab: Die seriell eintreffenden Daten werden zuerst umcodiert und dann ins Parallelformat konvertiert. Außerdem wird der Takt für den Datentransfer wieder hergestellt und das so gewonnene Taktsignal gemeinsam mit den Nutzdaten an nachgeordnete Baugruppen weitergegeben. Die beiden komplementären Elemente im SerDes gewährleisten die serielle Datenübertragung auch für Daten, die parallel vorliegen.Innerhalb einer SerDes-Stufe empfängt eine Phasenregelschleife (PLL) den Referenztakt des Systems und multipliziert diesen so lange, bis die entsprechende Datenrate erreicht ist. Ein separater Abtastblock (Sampler) nutzt den daraus resultierenden Takt, um die PLL auf das eintreffende serielle Signal einrasten zu lassen.Ursachen für zufällige Jitter sind unklarToleranzwerte für den deterministischen und den zufälligen (random) Jitter definieren normalerweise die Jitter-Spezifikationen einer SerDes-Stufe. Als deterministisch gelten Jitter, wenn sie sich auf wiederholbare Ereignisse in der Signalumgebung beziehen – wie beispielsweise der Oszillator eines eingeschalteten Schaltnetzteils. Den zufälligen Jittern lassen sich dagegen keine Ursachen zuordnen – weder innerhalb noch außerhalb des Systems.Die Spezifikationen nehmen keinen Bezug auf die Frequenzabhängigkeit des Jitter-Verhaltens. Tatsächlich reagieren die meisten SerDes-Stufen mit zunehmender Jitter-Frequenz empfindlicher auf deterministische Jitter. Hinzu kommt, dass auch die Auswirkungen eines Takt-Jitters unberücksichtigt bleiben. Und das, obwohl Amplitude und Frequenz eines Takt-Jitters massive Auswirkungen auf die zulässige Jitter-Toleranz zeigen können. Eine SerDes-Stufe mag innerhalb des größten Teils ihres Betriebsbereichs einwandfrei funktionieren. Dennoch kann sie Jitter-Sensibilitäten bei Frequenzen in dem System zeigen, in das die SerDes-Stufe integriert ist. Die Folge sind Betriebsstörungen.Man kann die problematischen Frequenzen umgehen, indem man z.B. auf Schaltnetzteile verzichtet, die mit kritischen Frequenzen arbeiten. Allerdings ist dies nur ein Kompromiss, der schnell zu Kollisionen mit anderen wichtigen Entwurfsrichtlinien führen kann. Besser ist es, vorab das Frequenzverhalten auf kritische Punkte hin zu untersuchen und – abhängig von den Resultaten – lediglich solche SerDes-Komponenten auszuwählen, deren Jitter-Eigenschaften mit den übergeordneten Entwurfszielen in Einklang stehen.Takt- und Daten-Jitter wirken sich ungünstig auf das Bit-Error-Ration(BER)-Verhalten einer SerDes-Stufe aus. Maßgebend sind Jitter auf dem Systemtakt und die Frage, wie die PLL damit umgehen kann, denn Phasenregelschleifen tendieren dazu, Jitter am Eingang bis zum Ausgang durchzuschleifen. Nicht durchgängig 1:1, aber mit gewissen Abweichungen, die von der Frequenz des Jitters abhängen.Veranschaulichen lässt sich dieses Verhalten an der Reaktion typischer SerDes-Stufen. Solange die Frequenzen des Takt-Jitters zwischen DC und etwa 100 kHz bleiben, zeigt eine SerDes-Stufe eine „flache“ und damit normale Reaktion. Eintreffende Takt-Jitter werden linear vom Eingang zum Ausgang weitergereicht. Dagegen verstärkt die PLL zwischen 100 kHz und 1,9 MHz den Jitter des Referenztakts. Der Spitzenwert wird bei etwa 1,9 MHz erreicht. Der Jitter ist dort ungefähr 33% stärker als im linearen Bereich und fällt danach steil ab.Jitter-Tests beruhen darauf, in eine zu prüfende SerDes-Stufe Takt- und Datensignale einzuspeisen, denen zuvor eine Modulation aufgeprägt wurde. Wichtiges Merkmal eines solchen Jitters ist dessen Profil. Darunter versteht man die Form des Modulationssignals, die sich bei der Jitter-Messung auch auf die Form des gemessenen Histogramms auswirkt. Typische Profile sind Gauss, Sinus, Rechteck, Dreieck und Random. Bei einer gegebenen Augenöffnung beeinflusst das Jitter-Profil die Auswirkungen auf das gemessene BER erheblich.Die gängigsten Profile, die bei Jitter-Tests verwendet werden, sind Sinus und Dreieck. Deren Histogramme zeigen unter der Kurve einen einigermaßen rechteckigen Bereich – im Gegensatz zu jenen Profilen, die zu einem eher gezackten Histogramm führen. Der SerDes-Sampler sucht die Mitte des rechteckigen Bereichs und versucht das Erfassungsfenster (Latch-Sample-Window) im Abstand von 0,5 UI (Unit Interval) von dieser Mitte zu platzieren.An der Jitter-Quelle Amplitude und Frequenz extra einstellenDas in der Industrie verbreitete Sinusprofil eignet sich als Anschauungsbeispiel: Der Vorgang einer Jitter-Messung besteht hier darin, zunächst separat erzeugte, sinusförmig modulierte Jitter-Signale in den Takteingang und in die Dateneingänge der SerDes-Stufe einzuspeisen, um danach an beiden Jitter-Quellen unabhängig voneinander Jitter-Amplitude und -Frequenz einzustellen und schließlich das Ausgangssignal der SerDes-Stufe auf Bitfehler hin zu untersuchen. Bild 1 (siehe Heftseite) zeigt für eine SerDes-Stufe den Ablauf einer Jitter-Messung mit Protokollierung am Beispiel eines Daten-Jitters in vereinfachter Darstellung. Im Einzelfall kann es notwendig sein, die Messparameter an die besonderen Eigenschaften des zu testenden SerDes anzupassen. Die Messung des Takt-Jitters folgt den gleichen Arbeitsschritten. Hier muss unterdessen nur der Daten-Jitter konstant gehalten werden.Zu beachten ist, dass der Test über eine gewisse Zeit hinweg ohne Fehler läuft. Im Idealfall sollte er lange genug dauern, um möglichst aussagekräftige BER-Werte zu erhalten. In der Praxis kommen jedoch Langzeit-BER-Werte häufig durch Extrapolation zu Stande. Außerdem sollte der Entwickler ein Bitmuster verwenden, das für die SerDes-Stufe auch tatsächlich eine Belastung darstellt. Ein gängiges Beispiel dafür ist das „PCI Express Compliance Pattern“ gemäß PCI-Express-Spezifikation 1.0a.Die Ergebnisse einer Jitter-Messung lassen sich am besten in Form mehrerer Messkurven präsentieren. Diese zeigen, wie viel Daten-Jitter ein SerDes bei diversen Werten des Takt-Jitters verkraftet. Pro Kurve ist dabei der Takt-Jitter (Amplitude und Frequenz) auf einen festen Wert fixiert. Entlang der x-Achse wird die Frequenz des Takt-Jitters, entlang der y-Achse die Jitter-Amplitude aufgetragen.Die Messkurve entsteht, indem die Amplitude des Daten-Jitters allmählich angehoben wird, um den höchsten Wert zu finden, bei dem der SerDes das Signal über eine bestimmte Zeit hinweg ohne Bitfehler passieren lässt. Separat aufgetragene Kurvenzüge weisen als Parameter die Frequenz und/oder Amplitude des Takt-Jitters auf.*Dave Ireland arbeitet als Marketing Segment Manager für Design & Manufacturing bei Tektronix in Bracknell, Berkshire, UK.

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