Wenn schon, dann schon! Chips entwickeln - mit KI

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Künstliche Intelligenz will im Chip-Design das zuvor Undenkbare vollbringen. KI-Werkzeuge erschließen neue Dimensionen der Leistung und Energieeffizienz vom ersten Schaltplan bis zum finalen Tape-Out. Doch nicht alles ist Gold, was glänzt. Stolperfallen und Risiken lauern an jeder Ecke.

Führende Branchengrößen von NVIDIA über Intel und AMD bis hin zu Apple setzen in der Chipentwicklung auf KI. Im Jahr 2025 ist Künstliche Intelligenz in diesem Prozess in allen Phasen vorzufinden.

„KI übernimmt bereits heute Teile des Designprozesses besser als der Mensch“, glaubt Bill Dally, Chief Scientist und Senior Vice President of Research bei NVIDIA. Ansätze wie Reinforcement Learning (bestärkendes Lernen) würden Schaltungsdesigns finden, die messbar besser seien als das Endergebnis bewährter Herangehensweisen. Mitunter entstünden dabei „geradezu bizarre Ansätze“, die aber funktionierten,“ so Dally, anerkannter Experte für KI-Hardware und energieeffiziente Rechenarchitekturen.

KI-gestützte Werkzeuge sind in der Lage, große Mengen an Designparametern zu analysieren und unerwartete Optimierungen zu finden. So erzielen sie oft bessere Ergebnisse als mit herkömmlichen Methoden möglich.

Die Halbleiterbranche steht an einem Wendepunkt. Die steigende Komplexität von Schaltungen und die enormen Anforderungen an Design und Verifikation treiben die Entwicklungskosten jenseits von Gut und Böse. Die Entwicklungskosten eines SoCs für ein neues Smartphone liegen mittlerweile jenseits von einer halben Milliarde USD.

Gleichzeitig verlangt der Markt immer kürzere Innovationszyklen und eine schnellere Reaktion auf volatile Nachfrage. Der bisher übliche Produktzyklus von 24 Monaten gerät massiv unter Druck. Ohne neue Ansätze wie KI-gestützte Automatisierung droht die Time-to-Silicon zum entscheidenden Engpass zu werden.

Der Zustand ist unhaltbar. In Zeiten steigender Anforderungen an Leistung, Effizienz und kurzer Time-to-Silicon ist es an der Zeit, bestehende Entwicklungsprozesse zu überdenken, zu beschleunigen und zu flexibilisieren. Gerade hier setzen Projekte wie EDAI am Karlsruher Institut für Technologie (KIT) an.

Quelloffenes Co-Design: das Projekt EDAI

Das BMBF-geförderte Projekt „EDAI“ (German Open-Source Tools for AI Algorithm-Hardware Co-Design) will eine entscheidende Herausforderung der modernen Chipentwicklung bewältigen, nämlich die optimale Verbindung des Designs von KI-Algorithmen und der zugrunde liegenden Hardware-Architekturen meistern - und das auch noch mit Hilfe offener, frei verfügbarer Werkzeuge.

Im Rahmen des Projektes entsteht eine vollständig quelloffene EDA-Toolchain, die KI-basierte Methoden integriert. Gestartet im Mai 2024 mit einer Laufzeit bis April 2027 erhielt EDAI eine Förderung von etwa drei Millionen Euro aus der BMBF-Förderinitiative „DE:Sign“. Das Karlsruher Institut für Technologie (KIT) koordiniert das Projekt federführend, unterstützt durch renommierte Forschungspartner wie die TU München, die FAU Erlangen-Nürnberg sowie die RPTU Kaiserslautern-Landau.

EDAI verfolgt einen innovativen Ansatz mit einem eigens entwickelten Auto-Tuner, der sich Reinforcement-Learning-Algorithmen zu Nutze macht. Dadurch ist es möglich, automatisiert und simultan sowohl die Hyperparameter der KI-Modelle als auch wesentliche Hardware-Parameter wie Datenpräzision, Speicherorganisation und Prozessorarchitekturen zu optimieren. Diese KI-basierte Co-Exploration beschleunigt die Suche nach dem „Sweet Spot“ erheblich und führt frühzeitig zu aussagekräftigen PPA-Bewertungen (Power, Performance, Area), ohne jeden Design-Schritt erst durch aufwendige RTL-to-GDSII-Zyklen laufen lassen zu müssen.

EDAI stützt sich auf bewährte Open-Source-Werkzeuge wie OpenROAD, Yosys und OpenLane, erweitert diese jedoch um maschinelles Lernen (ML), datengetriebene Prognosemodelle und Sicherheitsfunktionen. Dazu zählt etwa die KI-gestützte Erkennung von Schwachstellen und potenziellen Fehlern mittels automatisierter Fault-Injection-Verfahren und formaler Analyse-Methoden.

In der Projekt-Roadmap finden sich wichtige Meilensteine wie der geplante erste Tape-out eines KI-Beschleunigers auf einem 65-nm-Multi-Project-Wafer, der für Ende 2025 geplant ist. Umfassende Sicherheits- und Analyse-Toolkits entstehen bis Mitte 2026. Zum Abschluss des Projekts im Frühjahr 2027 ist ein vollständiges Open-Source-Release der EDAI-Suite inklusive frei zugänglicher Online-Schulungen (MOOCs) geplant. Diese sollen fortan unter der Governance von ChipdesignGermany, einem Koordinationsnetzwerk für Chipdesign, weiterentwickelt werden. Die Kooperationspartner der Plattform sind edacentrum GmbH, Forschungsfabrik Mikroelektronik Deutschland, der Rheinland-Pfälzische Technische Universität Kaiserslautern-Landau und die Leibniz Universität Hannover. Die Plattform erhielt Förderung vom Bundesministerium für Bildung und Forschung (BMBF) im Rahmen der Designinitiative Mikroelektronik.

EDAI nutzt Künstliche Intelligenz dort, wo sie echten Mehrwert bietet, ohne den Anspruch, den gesamten Chip-Design-Prozess vollständig autonom zu gestalten. Das Projekt verbindet etablierte quelloffene EDA-Werkzeuge mit KI-gestützten Optimierungsverfahren. EDAI setzt gezielt ML-Verfahren ein, um offene Werkzeuge auf das Niveau kommerzieller Flows zu heben – ein echter Mehrwert für Entwicklungs­teams, die schnell, kosteneffizient und unabhängig von proprietären Stacks AI-ASICs realisieren wollen.

Technologisch gesehen entstehen in EDAI parametrisierbare Hardware-IP-Blöcke, insbesondere für KI-Beschleuniger, die unter der flexiblen Apache-2.0-Lizenz stehen und so ohne weitere Lizenzkosten kommerziell genutzt und weiterentwickelt werden dürfen. Dies erleichtert insbesondere den Einstieg in maßgeschneiderte ASIC-Lösungen für Edge-KI-Anwendungsfälle.

Offene PDK-Adapter für europäische Foundries (z. B. GlobalFoundries 22 FDX) sollen Europas Chips-Souveränität fördern.

Die Quadratur des Kreises

Moderne Chip-Designs brauchen von der Konzeptphase bis zur Serienproduktion nach bewährten Herangehensweisen drei bis fünf Jahre. Dadurch ist der Prozess mit erheblichen Risiken verbunden. Während geopolitische Spannungen an den Lieferketten zerren, treibt der KI-Boom die Nachfrage nach spezialisierten Hochleistungs-Chips in bisher ungekanntem Ausmaß nach oben. Die Komplexität steigt exponentiell, doch der Markterfolg hängt stark vom „First-Mover“-Timing ab. Der Zustand ist für die Branche unhaltbar.

Bei Standardhalbleitern drücken strukturelle Überkapazitäten gleichzeitig die Preise ins Bodenlose. Der Bedarf ist nischenabhängig und der Markt steht gerade noch so auf der Kippe, reif für einen Umbruch.

Wer die Marktchancen wahrnehmen will, muss schneller innovieren, schneller produzieren und in puncto Kundenanforderungen voll „ins Schwarze treffen“.

Vor diesem Hintergrund hat sich Künstliche Intelligenz - sowohl generative KI als auch neuerdings Agentik - in kürzester Zeit vom Machbarkeitsbeweis (a.k.a. Proof of Concept) und einem ambitionierten Hoffnungsträger der Produktivität zum Innovationsträger gewandelt. Sie automatisiert nicht nur repetitive Abläufe oder verfeinert vorhandene Designparameter, sondern ebnet den Weg für radikal neue Gestaltungskonzepte.

Synopsys DSO.ai

Synopsys DSO.ai (Design Space Optimization AI), die erste autonome KI-Anwendung für das Chipdesign, durchsucht und optimiert große Designräume mithilfe von Reinforcement Learning (bestärkendem Lernen), um PPA zu verbessern, und spart dabei Monate an manueller Arbeit.

Den weltweit ersten kommerziellen Design-Tape-out, der vollständig mit Hilfe von Cloud-KI umgesetzt wurde, realisierte vor bereits rund zwei Jahren STMicroelectronics mit DSO.ai auf Microsoft Azure. Damit war die schnelle Implementierung eines neuen Arm-Cores möglich. Gleichzeitig habe man die ursprünglichen Projektziele bei Leistung, Energieeffizienz und Fläche übertroffen. „Durch die Nutzung des KI-Designsystems Synopsys DSO.ai auf Microsoft Azure konnten wir die Produktivität bei der PPA-Optimierung um mehr als das Dreifache steigern“, freute sich Philippe d’Audigier, Hardware-Design-Direktor für System-on-Chip bei STMicroelectronics.

In den ersten drei Jahren der Verfügbarkeit der Lösung erreichten mehr als hundert Chip-Designs den Reifegrad Tape-out.

Ein Tape-out ist ein zentraler Meilenstein in der Chipentwicklung, der Übergang vom virtuellen Entwurf zur realen Produktion – der Belichtung auf Wafern. Der Begriff stammt aus der Zeit, als die finalen Entwurfsdaten eines Chips zur Übergabe an die Fertigung tatsächlich auf Magnetband („tape“) gespeichert wurden.

Samsung und SK  hynix nutzen KI in ihren EDA-Workflows insbesondere in frühen Phasen wie Layout-Planung, Timing-Closure und physikalischer Optimierung. Bei SK hynix führte der Einsatz von Synopsys DSO.ai auf einem 1a-nm-Prozess zu einer 15 Prozent kleineren Zellfläche und einem Die-Shrink von 5 Prozent.

Die herkömmliche Design Space Exploration (DSE) galt bislang als extrem arbeitsintensiv: Ingenieurteams investierten Monate in unzählige Versuche, um die bestmögliche Kombination aus Leistung, Energieeffizienz und Fläche (Power, Performance, Area — PPA) zu finden. Mit dem Einsatz von KI-Technologie hat Synopsys DSO.ai diesen Prozess beinahe revolutioniert.

Chipentwicklung mit KI-Agentik

Innovative Tools wie AgentEngineer von Synopsys machen sich im Chip-Design-Prozess neuerdings KI-Agenten zu Nutze (agentische KI a.k.a Agentik).

KI-Agenten sind autonome Softwareeinheiten, die mit Hilfe von Künstlicher Intelligenz eigenständig komplexe, mehrstufige Aufgaben planen und ausführen. Sie können Daten sammeln und auswerten, um Entscheidungen zu treffen, sie planen strategisch, agieren proaktiv und lernen aus ihren Erfolgen und Fehlern, um vorgegebene Ziele zu erreichen.

Sie können autark und proaktiv Layout-Optimierungen vornehmen, thermische Belastungen und Energieflüsse simulieren und sogar komplexe Workflows koordinieren, um alternative Mikroarchitekturen anhand vorgegebener Zielparameter zu entwickeln, zu simulieren und/oder zu validieren. Die Agenten können hierzu auch etwa auf Tools von Synopsys, Cadence oder Siemens zurückgreifen.

Agentenbasierte KI (Agentic AI) kombiniert fortgeschrittene logische Modelle mit Reinforcement-Learning-Ansätzen (RL) und iterativer Planung, um hochkomplexe Design- und Verifikationsaufgaben systematisch zu automatisieren und dabei Engpässe in klassischen EDA-Workflows aufzulösen.

Anders als klassische Automatisierung oder generative KI agieren diese Systeme nicht reaktiv und ereignisgetrieben, sondern denken strategisch voraus: Sie analysieren Situationen, formulieren Ziele, planen Zwischenschritte und passen ihre Entscheidungen dynamisch an neue Informationen an.

Mehrere spezialisierte KI-Agenten können in einem vernetzten System zusammenarbeiten, um verschiedene Aspekte des Chip-Designs und der Verifikation gemeinsam zu bearbeiten.

Chip-Entwicklung mit Guardrails der Physik: Agentik von Cognichip

Cognichip, ein junges Startup aus dem kalifornischen Redwood City, verfolgt einen fundamental anderen Ansatz als Synopsys in DSO.ai. Statt "nur" die Parameter im existierenden Designflow zu optimieren, möchte Cognichip mit generativer KI auf der Basis von großen KI-Sprach- und Code-Modellen völlig neuartige Mikroarchitekturen von Grund auf neu entwerfen.

Cognichip integriert Physik bereits ins Fundament des Modells. Dieses Modell kann theoretisch komplette Chiparchitekturen konzipieren – sowohl logisch korrekt als auch fertigungstauglich.

Klassische LLMs und sonstige KI-Modelle ignorieren Gesetze der Physik. Darum trainiert Cognichip seine Modelle nicht nur mit reinen Design-Daten wie Schaltplänen oder Netlists, sondern auch mit Daten aus physikalischen Simulationen, um sie als Leitplanken (Stichwort: Guardrails) der Machbarkeit zu nutzen.

In Chips spielen nämlich physikalische Effekte wie Elektronenmigration, Wärmestrom, Timing-Verzerrungen oder Parasitics eine große Rolle. Mit diesen Guardrails kann ein KI-Modell realistische Designs vorschlagen, die auch physikalisch umsetzbar sind, anstatt nur synthetisch „schön“ auszusehen.

Ein Teil der Innovationen entsteht im Rahmen von "ML for HW/SW Co-Design": Hardware wird gleich von Beginn an auf spezifische Workloads wie etwa Transformer-Inferenz in Mensch-Maschine-Zusammenarbeit mitentworfen. Entwicklungszeiten und Kosten bei der Chipproduktion dürften laut Cognichip mit diesem Ansatz um bis zu 50% fallen.

Die Plattform von Cognichip befindet sich derzeit in einer frühen Zugangsstufe (Stichwort: „private beta“). Interessierte können sich beim Anbieter für frühe Einblicke und private Betatests anmelden.

Verilog-Generierung per KI

Forschende an der NYU Tandon School of Engineering in Brooklyn, einem Stadtteil von New York, haben mit dem KI-Modell VeriGen und seinen Nachfolgern ein zentrales Hindernis für die breitere Nutzung von KI im Chip-Design beseitigt.

„Allgemeine KI-Modelle versagen bei der Erzeuguung von Verilog-Code, weil es im Internet nur sehr wenige Code-Beispiele in dieser Sprache gibt“, erklärt Hauptautor Institute Professor Siddharth Garg vom Department of Electrical and Computer Engineering (ECE) an der NYU Tandon. Allgemeine KI-Modelle funktionieren gut bei Programmiersprachen wie C und Python, die etwa auf GitHub stark vertreten sind, nicht jedoch bei Verilog.

Verilog (IEEE 1364) ist die dominierende Hardwarebeschreibungssprache für Schaltkreise in den Vereinigten Staaten, Taiwan und Südkorea. In Europa und teilweise auch in Japan genießt VHDL (Very High Speed Integrated Circuit Hardware Description Language des US-Verteidigungsministeriums) einen vergleichbaren Status, doch viele der Herausforderungen sind dieselben: nicht genug Trainingsbeispiele für KI.

Globale Technologiekonzerne nutzen oft beide Sprachen, je nach Projektanforderungen, zum Beispiel VHDL für FPGA-Designs, Verilog für ASICs.

Dem leistungsstärksten Modell liegt das quelloffene Sprachmodell CodeGen-16B von Salesforce in einer feinjustierten Edition mit 16 Milliarden Parametern zugrunde.

Die Rechenanforderungen für das Training waren beträchtlich: Drei NVIDIA A100 GPUs liefen parallel. Allein die Modellparameter haben 30 GB Speicher verschlungen. Der gesamte Trainingsprozess hat 250 GB an GPU-Speicher gebraucht.

Das feinabgestimmte Modell übertraf in seiner Leistung kommerzielle State-of-the-Art-Alternativen, ist dabei jedoch um eine Größenordnung kleiner und vollständig quelloffen. In ihrer Evaluierung erreichte das feinjustierte CodeGen-16B eine Rate von 41,9 Prozent funktional korrekten Code (gegenüber 35,4 Prozent beim kommerziellen Modell code-davinci-002). Durch das domänenspezifische Fine-Tuning des vortrainierten Grundlagenmodells stieg die Genauigkeit von 1,09 Prozent auf 27 Prozent.

NVIDIA hat VeriGen als eines der wichtigsten Benchmarks für die Verilog-Generierung aus LLMs anerkannt. Durch die geringe Größe kann das trainierte Modell sogar auf Standard-Laptops laufen. Damit schlägt VeriGen die Tür auf zu einer neuen Ära der Chipentwicklung.

Stolperfalle KI

Bisher hat sich der Einsatz von KI in der Chipentwicklung auf die Resultate - also Aufgaben wie Schaltungsdesign, Simulation und Verifikation - überwiegend positiv ausgewirkt. Der Einsatz KI-gestützter Tools führte zu spürbaren Effizienzgewinnen, kürzeren Entwicklungszyklen und förderte teils bessere Designqualitäten zu Tage.

Doch für die Pioniere im Einsatz KI-gestützter Werkzeuge läuft nicht immer alles glatt.

Nicht alle KI-generierte Designs sind gleichermaßen praxistauglich. Durch die sogenannten „Halluzinationen“ von KI-Modellen entstehen Ergebnisse, die auf den ersten Blick plausibel wirken, in der realen Anwendung jedoch scheitern würden. Genau deshalb bleibt die Expertise erfahrener Entwickler/innen unverzichtbar, um die Vorschläge der KI technisch zu validieren.

In der Chipentwicklung (ASICs, SoCs) bestehen Electronic-DesignEDA-Workflows oft aus tausenden Skripten für Aufgaben wie die Synthese, Platzierung, Verdrahtung, Verifikation, Timing-Checks, die über Jahre oder Jahrzehnte gewachsen sind. Um KI-Agenten einzubetten, müssen die Skripte Schnittstellen - ob APIs oder Hooks - bereitstellen, zum Beispiel für die RTL-Synthese (damit sie Parameter wie Timing Constraints oder Area Targets anpassen können), Place&Route (Agenten können z. B. Dichteverteilungen, Floorplans oder Routing-Pfade beeinflussen) oder Sign-off (Agenten können hier Korrekturen vorschlagen).

Der Einsatz von KI-Werkzeugen fordert ein Umdenken. KI findet „exotische“ Platzierungen, die menschliche Designer nicht intuitiv nachvollziehen können. Der Mangel an AI-Chip-Spezialisten bleibt weiterhin ein Flaschenhals.

Fazit

Das Aufkommen von Künstlicher Intelligenz verändert die Spielregeln im Chipdesign. KI ermöglicht schnellere Designzyklen, mehr Optimierungen und einen höheren Grad an Spezialisierung. Die Kombination aus KI-gestützten EDA-Tools, generativer KI für Material- und Designinnovation und leistungsstarken Hardwareplattformen treibt die Innovationskraft der Branche in neue Dimensionen.  (mbf)

* Anna Kobylinska und Filipe Pereia Martins arbeiten für McKinley Denali, Inc., USA.

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