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06.08.2024

Training Accelerating FPGA VHDL Verification

Effizienz und Qualität sind allesamt eine Frage der Übersicht, der Lesbarkeit, der Erweiterbarkeit, der Wartbarkeit und der Wiederverwendung, und eine gute Testbench Architektur ist die Antwort darauf. Dies gilt sowohl für den Entwurf als auch für die Verifikation. Dieser Kurs enthält eine allgemeine Einführung in die moderne Verifikationsmethodik und in UVVM (Universal VHDL Verification Methodology) - die weltweit führende VHDL-FPGA Verifikationsmethodik und die am schnellsten wachsende Verifikationsmethodik unabhängig von HDL. Im Durchschnitt wird die Hälfte der Entwicklungszeit für ein FPGA auf die Verifikation verwendet. Es ist möglich, diese Zeit erheblich zu verkürzen, und mit geringfügigen Anpassungen lassen sich große Einsparungen erzielen. In diesem Kurs werden Sie lernen, wie Sie die Entwicklungszeit reduzieren und gleichzeitig die Qualität verbessern können.

Der Kurs konzentriert sich auf die FPGA-Verifikation und darauf, wie eine gut strukturierte Testbench aufgebaut wird. Theorie und praktische Beispiele wechseln sich ab, ebenso wie praktische Übungen. Außerdem werden wichtige Themen wie Coverage, Bus Functional Models (BFM), Debugging und Randomisierung behandelt.

Nach dem Kurs wissen die Teilnehmer, wie sie eine FPGA-Verifikationsplattform strukturieren, ihre Testbenches implementieren und Testsequenzer schreiben, die von Software- und Hardwareentwicklern verstanden werden können. Die Teilnehmer lernen auch, wie sie die komplette VHDL-basierte UVVM-Verifikationsplattform in ihrer eigenen Organisation einsetzen können.

Inhalte I Ziele

Schrittweise Erstellung einer einfachen VHDL-Testbench
Procedures anwenden und gute BFM erstellen
Anwendung von Logs, Alerts, value and stability checkers, awaits, etc.
Schrittweise Erstellung einer fortgeschrittenen VHDL-Testbench
Assertions, randomization, constrained random, coverage, debuggers, monitors
Verification Komponenten und Testbench Architektur für fortgeschrittene Verifizierung
Testbenches so einfach wie möglich gestalten - Anpassung an die Komplexität des DUT
Structuring, Debugging, Overview, Maintainability, Extendibility
Beispiele und Übungen mit der Universal VHDL Verification Methodology (UVVM)

Datenblatt

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