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07.08.2024

Training Accelerating FPGA & Digital ASIC Design

Digitales Design für FPGAs und ASICs hat ein enormes Verbesserungspotenzial in Bezug auf Entwicklungszeit und Produktqualität. Viel Zeit wird durch ineffizientes Design und mangelndes Bewusstsein und Wissen über die kritischsten Fragen des digitalen Designs verschwendet. Dies beeinträchtigt auch die Qualität des Endprodukts erheblich. Das wirklich Gute daran ist, dass dieses enorme Verbesserungspotenzial allein durch einige wichtige Änderungen in der Art und Weise, wie wir entwerfen, realisiert werden kann.

Es wird ein paar Beispiele für recht häufig vorkommende schlechte Ansätze geben, und mehr Beispiele für gute Ansätze für Architektur, Clock Domain Crossing (CDC), Kodierung, Wiederverwendung, etc. Fast alle Beispiele sind unabhängig von Technologie (FPGA/ASIC) und Sprache (VHDL/Verilog /SystemVerilog).

Der Kurs richtet sich an FPGA-Designer und digitale ASIC-Designer, die intelligenter und effizienter arbeiten und Produkte mit höherer Qualität entwickeln wollen.

INHALT I ZIELE

Schrittweise Erstellung einer einfachen VHDL-Testbench
Verfahren anwenden und gute BFM erstellen
Anwendung von Protokollen, Warnmeldungen, Wert- und Stabilitätsprüfungen, Wartezeiten usw.
Schrittweise Erstellung einer fortgeschrittenen VHDL-Testbench
Assertions, randomization, constrained random, coverage, debuggers, monitors
Verifizierungskomponenten und Testbencharchitektur für fortgeschrittene Verifizierung
Testbenches so einfach wie möglich gestalten - Anpassung an die Komplexität des DUT
Structuring, Debugging, Overview, Maintainability, Extendibility
Beispiele und Übungen mit der Universal VHDL Verification Methodology (UVVM)

Datenblatt

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