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08.08.2024

Training UVM Testbench Made Easy

Aufgrund der Komplexität der UVM-Bibliothek ist die Erstellung einer Testbench eine zeitaufwändige Aufgabe und erfordert umfangreiche Kenntnisse der von der Bibliothek angebotenen Funktionen. Um Verifikationsingenieure bei der initialen Erstellung einer Testbench-Infrastruktur zu unterstützen, wurde das UVM-Framework entwickelt, um sehr schnell eine UVM-Testbench zu erstellen. Diese kann sofort simuliert werden und wird an den Anwendungsfall angepasst, indem an einigen Stellen mit anwendungsspezifischem Code Änderungen vorgenommen werden.

Nach einer kurzen Einführung in einige UVM-Klassen und -Ausdrücke wendet sich der Workshop UVM TESTBENCH EASY schnell den Details des UVM-Frameworks zu.

Der Kurs richtet sich an Verifikationsingenieure ohne UVM-Vorkenntnisse, die in die Nutzung von UVM-Testbenches einsteigen wollen.

Ziel des Kurses ist es, einen kompletten UVM-Testbench mit dem Siemens EDA UVM Framework (UVMF) zu erstellen, der dann an einigen Stellen mit anwendungsspezifischem Code ergänzt wird.

Inhalte I Ziele

Einführung
UVM Basics | UVM Framework | UVMF Base Classes
Einführung UVMF API
Praktisches Beispiel: Erstellung einer UVM Testbench
Schlussfolgerung

Datenblatt

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