Chip-Design Analyse der Signalintegrität und Leistungsintegrität im 3D-IC-Design

Die Halbleiterindustrie überschreitet die Grenzen traditioneller Skalierungsansätze. Deshalb hat sich die 3D-IC-Technologie als entscheidender Weg für anhaltende Innovation etabliert. Ein wesentlicher Aspekt dieser Revolution ist die Analyse der Signalintegrität und Leistungsintegrität (SI/PI).

Das unermüdliche Streben nach höherer Leistung und größerer Funktionalität hat die Halbleiterindustrie durch mehrere Transformationsphasen geführt. Der jüngste Wandel erfolgt von traditionellen monolithischen SoCs zu heterogenen integrierten Advanced-Package-ICs, einschließlich dreidimensional integrierter Schaltungen (3D-ICs). Die neue Technologie unterstützt Halbleiterunternehmen dabei, das Moore’sche Gesetz aufrechtzuerhalten.

Diese Fortschritte bringen jedoch immer komplexere Herausforderungen mit sich, insbesondere in Bezug auf die Leistungsintegrität (PI) und die Signalintegrität (SI). Einst sekundär, sind SI/PI zu kritischen Disziplinen in der modernen Halbleiterentwicklung geworden. Da die Datenraten auf mehrere Gigabit pro Sekunde steigen und die Anforderungen an die Stromversorgung immer strenger werden, sinken die Fehlermargen drastisch, sodass SI/PI-Expertise unverzichtbar ist. Die grundlegende Herausforderung besteht darin, eine saubere und zuverlässige Signalübertragung und eine stabile Stromversorgung über komplexe Systeme hinweg sicherzustellen.

Im Folgenden werden die besonderen SI/PI-Herausforderungen bei 3D-IC-Designs im Vergleich zu herkömmlichen SoCs erläutert. Anschließend wird eine fortschrittliche Verifizierungsstrategie entwickelt, um diese Komplexitäten zu bewältigen, die Rollen und Interdependenzen der Akteure im 3D-IC-Ökosystem zu analysieren und diese Konzepte anhand einer realen Erfolgsgeschichte zu veranschaulichen. Abschließend wird erörtert, wie diese Innovationen die Zukunft des Halbleiterdesigns voranbringen.

Herkömmliche SI/PI- vs. 3D-IC-Ansätze

Bei herkömmlichen SoC-Komponenten, die für ein Leiterplattensystem bestimmt sind, validiert die SI- und PI-Analyse typischerweise einzelne Komponenten vor der Systemintegration. SoCs, Gehäuse und Leiterplatten werden häufig als separate Einheiten behandelt, was eine sequenzielle Analyse und Optimierung ermöglicht. Beispielsweise kann eine Strombedarfsanalyse auf Komponentenebene am monolithischen SoC und seinem Gehäuse durchgeführt werden, während die Signalintegritätsanalyse einzelne Kanäle validiert. Der Designprozess ist oftmals zwischen separaten Packaging- und Leiterplattenteams aufgeteilt, die parallel arbeiten. Diese Teams müssen schließlich kooperieren, um Design-Kompromisse zu bewältigen. Ein Beispiel hierfür ist die Zuweisung von Zeit- oder Spannungsmargen zwischen dem Gehäuse und der Leiterplatte, um Routing-Einschränkungen zu berücksichtigen. Obwohl dieser kompartimentierte Ansatz für traditionelle Designs effektiv ist, ist er für die inhärenten Komplexitäten von 3D-ICs unzureichend.

Die Architektur eines 3D-IC ist nicht nur eine Sammlung von Komponenten, sondern ein stark verdichtetes System aus Mini-Subsystemen, das durch die vertikale Stapelung mehrerer „Dies“ gekennzeichnet ist. Schnittstellen zwischen den Dies, Silizium-Vias (TSVs) und Mikrobumps schaffen eine dichte, äußerst interaktive elektrische Umgebung. In dieser Umgebung sind Probleme mit der Leistungs- und Signalintegrität eng miteinander verwoben und können sich über mehrere Schichten ausbreiten. Die enge Integration und Nähe der Dies führt zu neuen Kopplungsmechanismen und Herausforderungen bezüglich der Stromversorgung, die durch sequenzielle, isolierte Analysen ineffektiv bewältigt werden können. Im Gegensatz zu einem herkömmlichen Ablauf erfordern 3D-ICs daher von Anfang an eine ganzheitliche, parallele Validierung, bei der SI- und PI-Analysen frühzeitig beginnen und alle Bestandteile gleichzeitig einbeziehen.

Progressive Verifizierung

Um sich in der komplexen Landschaft des 3D-IC-Designs zurechtzufinden, ist eine progressive Verifizierungsstrategie von entscheidender Bedeutung. Dieses Prinzip berücksichtigt, dass Designinformationen in frühen Phasen nur spärlich vorhanden sind und im Laufe der Zeit immer detaillierter werden. Die Kernidee hinter der progressiven Verifizierung besteht darin, die Analyse so früh wie möglich mit verfügbaren Inputs einzuleiten, das Design auf den richtigen Weg zu bringen und den letzten Verifizierungsschritt in eine Bestätigung zu verwandeln, anstatt grundlegende Probleme zu entdecken. Je nach Verfügbarkeit der Details werden unterschiedliche Analyseanforderungen berücksichtigt, beginnend mit minimalen Eingaben und unter schrittweiser Einbeziehung spezifischerer Daten.

Im Folgenden werden die verschiedenen Analysen sowie deren zeitlicher Ablauf im Design-Flow zusammengefasst:

• Frühzeitige architektonische Machbarkeits- und Vorlayoutanalyse: In der ersten Planungsphase, bevor detaillierte Layoutinformationen vorliegen, liegt der Fokus auf architektonischen Machbarkeitsstudien. Dazu gehören die Abschätzung von Strombudgets und die Definition von übergeordneten Schnittstellen. Selbst bei groben Eingaben kann mit der frühen Analyse begonnen werden. Beispielsweise kann die Analyse der Signalintegrität vor dem Layout repräsentative Verbindungsstrukturen modellieren, zum Beispiel eine Interposerbrücke. Durch die Definition eines „Rahmens“ für die erreichbare Leistung auf der Grundlage vorläufiger Werte können Designer realistische Erwartungen und Richtlinien für die nachfolgenden Layoutphasen festlegen. Dieser proaktive Ansatz hilft dabei, potenzielle Engpässe zu identifizieren und stellt ein robustes elektrisches Fundament sicher.

• Layoutplanung und Implementierungsanalyse: Wenn der Entwicklungsprozess zur Layoutplanung und Erstimplementierung übergeht, werden die Richtlinien aus der Frühanalyse in ein physisches Layout umgesetzt. Zu diesem Zeitpunkt werden tiefergehende Analysen möglich. Dazu gehört eine detaillierte Analyse des Stromversorgungsnetzes (Power Delivery Network, PDN) zur Verifizierung der Stromverteilung auf die gestapelten Dies und das Substrat. Die Verifizierung des Signalwegs mit tatsächlichen Komponentenverbindungen kann ebenfalls beginnen, was eine frühzeitige Identifizierung und Optimierung kritischer Signalwege ermöglicht. Dieser iterative Layout- und Analyseprozess ermöglicht eine kontinuierliche Verfeinerung und stellt sicher, dass die physische Implementierung mit den elektrischen Leistungszielen übereinstimmt.

• Detaillierte elektrische Analyse mit herstellerspezifischem IP-Modell: Die letzte Phase der fortschrittlichen Verifizierung umfasst eine umfassende elektrische Analyse unter Verwendung tatsächlicher, herstellerspezifischer Modelle für geistiges Eigentum (IP). Angesichts des noch jungen Stadiums der 3D-IC-Die-zu-Die-Standards (z. B. UCIe, BoW, AIB), die weniger ausgereift sind als etablierte Protokolle wie DDR oder PCIe, ist diese detaillierte Analyse umso wichtiger. Entwickler führen eine gründliche S-Parameter-Modellierung von Impedanznetzwerken durch und speisen diese Modelle mit genauen Leistungswerten, die von Die-Entwicklern und weiteren Beteiligten bereitgestellt werden. Diese detaillierte Analyse bietet einen umfassenden Überblick über die elektrische Leistung des Designs und gewährleistet, dass alle kritischen Signalpfade und Stromversorgungsmechanismen die Spezifikationen unter realen Betriebsbedingungen erfüllen.

Das 3D-IC-Ökosystem

Die Komplexität von 3D-IC-Entwürfen macht eine hochgradig kollaborative Umgebung erforderlich, in die verschiedene Akteure mit jeweils einzigartigen Perspektiven und Herausforderungen einbezogen werden. Effektive Kommunikation und frühzeitiges Engagement zwischen diesen Teams sind entscheidend für eine erfolgreiche Integration.

Systemarchitekten sind für die übergeordnete Layoutplanung sowie für die Festlegung der Anzahl von Chiplets, der Basisband-Dies und der erforderlichen Kommunikationskanäle zwischen ihnen verantwortlich. Ihre Herausforderung besteht darin, die gesamte Systemarchitektur hinsichtlich Leistung, Energieverbrauch und Flächenbedarf zu optimieren und dabei die physikalischen Einschränkungen zu berücksichtigen, die durch die 3D-Integration auferlegt werden.

Die-Entwickler konzentrieren sich auf individuelle Die-Architekturen und überwachen die E/A-Planung sowie die interne Stromverteilung. Sie müssen ihre Stromversorgungsanforderungen und E/A-Charakteristiken genau kommunizieren, um die Kompatibilität innerhalb des Stapelsystems sicherzustellen. Ihre Hauptherausforderung besteht darin, die Leistung auf Die-Ebene zu optimieren, während sie gleichzeitig die Einschränkungen auf Systemebene einhalten und eine robuste Stromversorgung und Signalübertragung für alle Schnittstellen sicherstellen müssen.

Layout-Teams sind für die physische Umsetzung verantwortlich, die das Layout auf Die-Ebene, das Substratlayout und alle Siliziumverbindungen (z. B. Interposer und Brücken) umfasst. Oft kümmern sich verschiedene Layout-Teams um unterschiedliche Aspekte der Umsetzung, was eine sorgfältige Koordination erfordert. Zu ihren Herausforderungen zählen das Management extremer Dichte, die Minimierung parasitärer Effekte und die Gewährleistung der Herstellbarkeit über mehrere Schichten hinweg.

SI/PI- und Verifizierungsteams fungieren als technische Berater und geben auf jeder Ebene Richtlinien und Feedback. Sie beraten Systemarchitekten zu Bump-Out-Strategien für Die-Layouts und arbeiten mit Die-Entwicklern zusammen, um die Leistung und Anzahl der Masse-Bumps zu optimieren. Ihre Aufgabe besteht darin, potenzielle SI/PI-Probleme während des gesamten Designzyklus proaktiv zu identifizieren und zu beheben, um sicherzustellen, dass die elektrischen Leistungsziele erreicht werden.

Mechanische und thermische Teams gewährleisten die strukturelle Integrität und steuern die Wärmeabfuhr. Beides ist entscheidend für die langfristige Zuverlässigkeit und Leistung von Designs, da 3D-ICs über elektrische Aspekte hinaus erhebliche mechanische und thermische Herausforderungen mit sich bringen. Beispielsweise kann die enge Nähe der Dies aufgrund unterschiedlicher Wärmeausdehnungskoeffizienten zu lokalisierten Hotspots und mechanischen Belastungen führen.

Durch den Einsatz einer progressiven Verifizierungsmethodik können diese unterschiedlichen Interessengruppen frühzeitig und kontinuierlich kommunizieren und eine kollaborative Umgebung schaffen, die es erheblich erleichtert, ein funktionales und zuverlässiges 3D-IC-Design zu entwickeln.

Chipletz’ Proof of Concept

Die Wirksamkeit einer progressiven Verifizierungsstrategie und eines kollaborativen Ökosystems lässt sich am besten anhand realer Anwendungen veranschaulichen. Chipletz, ein wegweisendes Start-up-Unternehmen im Bereich der Substratfertigung, veranschaulicht die erfolgreiche Navigation durch komplexe 3D-IC-Designs durch eine strategische Partnerschaft mit einem EDA-Anbieter. Chipletz entschied sich für Siemens als strategischen EDA-Anbieter für seine Smart-Substrate-Produkte und suchte speziell nach Werkzeugen, die fortschrittliche 3D-IC-Designanforderungen unterstützen können.

Zum damaligen Zeitpunkt wurden viele branchenübliche EDA-Werkzeuge vor allem auf traditionelle Package- und Leiterplattenarchitekturen zugeschnitten. Chipletz stellte Siemens vor eine enorme Herausforderung: Die Designs umfassten riesige Layouts mit bis zu 50 Millionen Pins, was anspruchsvolle Analysewerkzeuge mit beispielloser Kapazität und Layout-Tools erforderte, die in der Lage waren, solche komplizierten Strukturen zu bewältigen.

Um die Kapazitäten und Fähigkeiten der Tools zu verbessern, setzte Siemens seine Forschungs- und Entwicklungsteams ein. Die Zusammenarbeit hat nicht nur gezeigt, dass Siemens in der Lage ist, diese komplexen Architekturen zu handhaben, sondern auch, dass das Unternehmen aussagekräftige elektrische Analysen an solch großen Designs durchführen kann. Der Fokus der ersten Bemühungen lag auf grundlegenden Aspekten wie der Analyse des Gleichstrom-IR-Abfalls über das Substrat und der frühzeitigen PDN-Analyse.

Durch diese grundlegenden Schritte hat Siemens die Leistungsfähigkeit seiner Tools und vor allem sein Engagement für die Zusammenarbeit mit Chipletz unter Beweis gestellt, um schwierige Hürden zu überwinden. Die Partnerschaft ermöglichte es Chipletz, ihr erstes Anschauungsmodell erfolgreich fertigzustellen. Nun arbeitet das Unternehmen an der zweiten Überarbeitung seines Designs. Dieser Erfolg unterstreicht die Bedeutung flexibler EDA-Tools und einer engen Zusammenarbeit zwischen Anbietern und Kunden, wenn es darum geht, die bestehenden Grenzen der 3D-IC-Innovation zu erweitern.

Ansporn für Innovation

3D-ICs sind zweifellos gekommen, um zu bleiben. Große Halbleiterunternehmen integrieren zunehmend verschiedene Formen des 3D-Packagings in ihre Produkt-Roadmaps. Dieser Wandel bedeutet eine grundlegende Veränderung in der Herangehensweise an Systemdesign und -integration. Da die Branche die 3D-IC-Integration weiterhin als entscheidenden Faktor für Systeme der nächsten Generation betrachtet, werden die in diesem Artikel beschriebenen Methoden und kooperativen Ansätze für SI und PI immer wichtiger.

Die progressive Verifizierungsstrategie in Verbindung mit einer engen Zusammenarbeit zwischen verschiedenen Stakeholdern bietet einen robusten Rahmen, um die komplexen Herausforderungen des 3D-IC-Designs zu bewältigen. Unternehmen und Einzelpersonen, die diese Techniken beherrschen, werden hervorragend positioniert sein, um die nächste Welle der Halbleiterinnovation anzuführen und die leistungsstarken, energieeffizienten Systeme zu entwickeln, die unsere zunehmend digitale Welt antreiben werden. Mit seinem umfassenden Portfolio und Kooperationspartnerschaften wie mit Chipletz unterstützt Siemens Kunden aktiv dabei, bei erfolgreichen 3D-IC-Designs den Weg zu weisen. (sb)

* Todd Burkholder ist Senior Editor bei Siemens DISW. Seit über 25 Jahren arbeitet er als Redakteur, Autor und Ghostwriter mit internen und externen Kunden zusammen, um Print- und Digitalinhalte für eine breite Vielfalt von EDA-Technologien zu kreieren. Er begann seine Karriere 1992 im Bereich Marketing für Hochtechnologien und weitere Branchen, nachdem er einen Bachelor of Science an der Portland State University und einen Master of Arts an der University of Arizona erworben hatte.

* John Caka ist leitender SI/PI-Ingenieur bei Siemens EDA. Während seiner Zeit bei Siemens, in der er verschiedene Positionen bekleidete, hat er eine einzigartige Perspektive auf die Herausforderungen entwickelt, mit denen sich heutige Designer im Bereich des Hochgeschwindigkeitselektronikdesigns, der Signalintegrität und der Leistungsintegritätstechnik konfrontiert sehen. Seine Kombination aus praktischer Designerfahrung und kundenorientiertem Know-how qualifiziert ihn hervorragend für die Diskussion der sich entwickelnden Landschaft der SI/PI-Analyse in fortschrittlichen Packaging-Technologien wie 3D-IC.

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