Logikintegration jenseits von 2 Nanometer „CMOS-Skalierung ist noch lange nicht am Ende“

Die Prozessknotengröße gilt als Maßzahl dafür, wie modern Logikintegration ist. Intel produziert in 7 nm, Samsung in 5 nm, TSMC bald in 3 nm, und IBM hat einen ersten 2-nm-Chip präsentiert. Doch was steckt eigentlich hinter der Skalierung der IC-Strukturen? Wo gibt es Probleme, was ist in Zukunft zu erwarten? Darüber sprach ELEKTRONIKPRAXIS mit Naoto Horiguchi, Director CMOS Device Technology, und Zsolt Tokei, Program Director Nano-Interconnects am Imec.

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Das Fertigen von Logikchips lässt sich in drei Bereiche unterteilen: das Front-End-of-Line (FEOL), das Middle-of-Line (MOL) und das Back-End-of-Line (BEOL). Das FEOL deckt die Fertigung der aktiven Teile der Chips ab, d.h. die Transistoren, die sich ganz unten im Substrat des Chips befinden. Das BEOL beschreibt die Interconnects, die sich im oberen Teil des Chips befinden. FEOL und BEOL sind durch das MOL miteinander verbunden: Dieses besteht typischerweise aus winzigen Metallstrukturen, die als Kontakte zu Source, Drain und Gate des Transistors dienen.

Da die Skalierung der Prozessknoten in Richtung 3 nm und darunter fortschreitet, bringt die Verarbeitung jedes dieser Module viele Herausforderungen mit sich – die Chiphersteller nur durch neue Architekturen der Bauelemente im FEOL sowie neue Materialien und Integrationsschemata im BEOL und MOL bewältigen können. Institute wie das Imec erforschen und entwickeln dafür oft grundlegend neue Ansätze – und zeigen der Chipindustrie Wege zur 1-nm-Technologie und darüber hinaus auf.

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Wie sehen Sie die Entwicklung bei der Skalierung von Logikbausteinen?

Naoto Horiguchi: „Die meisten IDMs und Foundries haben kürzlich den Übergang von Mainstream-FinFET zu Gate-All-Around (GAA) Nanosheet-FET-Architekturen für ihre 3-nm- oder 2-nm-Logiktechnologiegenerationen angekündigt. Die vom Imec entwickelte Forksheet-Architektur könnte zu einer Längeren Nutzung von Nanosheets beitragen. Wir erwarten, dass nach dem Forksheet-Ansatz komplementäre FETs, den CFETs in die Logik-Skalierungs-Roadmap aufgenommen werden.

Während dieser Phasen wird die Höhen-Skalierung von Standardzellen schrittweise auf unter 4T gedrückt, während sie gleichzeitig auch einen Leistungsvorteil bieten. Über CFETs hinaus sind kristalline 2D-Monolayer-Materialien wie Wolframdisulfid (WS₂) ein vielversprechender Ersatz für Silizium in CMOS-Kanälen und bieten Möglichkeiten für eine weitere Skalierung der Gate-Länge.“

Wie werden sich diese Innovationen auf das BEOL auswirken? Welche Entwicklungen werden im BEOL und MOL notwendig sein, um mit der Skalierung im FEOL Schritt zu halten?

Zsolt Tokei: „Die fortgeschrittene Skalierung im FEOL muss Hand in Hand mit Innovationen im BEOL gehen – dem Netzwerk von Interconnects, das sich nahtlos mit der darunter liegenden Bausteinstruktur verbinden muss. Mit dem Einzug der Forksheet-Architektur in die Roadmap und der Verringerung der Zellhöhen auf unter 5T werden die Metallabstände in den kritischen BEOL-Schichten auf 20 nm und darunter sinken. Dies stellt eine große Herausforderung hinsichtlich Kapazität, Widerstand in Via und Leitung sowie Kosten, Druckfähigkeit und Zuverlässigkeit dar.

FEOL, BEOL und MOL - Schlüsselbereiche des Logikchips

Dafür sind Innovationen auf Design-, Modul- und Materialebene erforderlich. Dies hat die Entwicklung neuer Ansätze für die Interconnect-Integration vorangetrieben, etwa die Hybrid-Via-Metallisierung zum Erhöhen des Via-Widerstands und Semi-Damascene-Prozessabläufe als Ersatz für die heutigen Mainstream-Cu-Dual-Damascene-Prozesse. Semi-Damascene beinhaltet das direkte Ätzen von Metall, um Leitungen mit höherem Querschnittsverhältnis zu erreichen, und kann Gapfill, also das Auffüllen von Gräben im Substrat, sowie partielle oder vollständige Luftspalte beinhalten, um der Kapazitätserhöhung entgegenzuwirken.“

Naoto Horiguchi: „Um die Synergie zwischen der Skalierung fortschrittlicher Logikbauteile und der Entwicklung von Verbindungen zu stärken, beginnen die MOL-Aktivitäten eine immer wichtigere Rolle zu spielen. Die MOL, die die BEOL und die FEOL miteinander verbindet, war lange Zeit als Single-Layer-Kontakt zu Source, Drain und Gate organisiert. Aber der Übergang zu Zellarchitekturen unter 5T treibt die Entwicklung hin zu mehrlagigen MOL-Strukturen voran, bei denen zusätzliche Lagen und Vias hinzugefügt werden – ähnlich wie sich das BEOL in der Vergangenheit entwickelt hat.“

Imec hat vor kurzem berichtet, dass Ihr Team einen Durchbruch bei Forksheet-FETs erzielt hat. Worum geht da es genau?

Naoto Horiguchi: „Während der Flächen- und Leistungsvorteil der Forksheet-Bauelementarchitektur bereits durch TCAD-Simulationen gezeigt wurde, haben wir nun zum ersten Mal die elektrische Charakterisierung von funktional integrierten Forksheet-FET-Bauelementen vorgestellt – ein bahnbrechendes Ergebnis, das wir auf dem VLSI-Symposium 2021 vorstellen werden. Wir haben die Schlüsselmodule dieser Architektur demonstriert, einschließlich der dielektrischen Wandung und der Ersatz-Metall-Gate-Strukturierung bei einem n-p-Abstand von 17 nm. Und obwohl es sich bei dem Forksheet-Bauelement um eine Tri-Gate-Bauelementarchitektur handelt, wurde bei unserer Arbeit keine Verschlechterung der Elektrostatik beobachtet.“

Welche Wege erforscht Imec, um diese Errungenschaft aus der Perspektive des Nano-Interconnects zu ergänzen? Wie lassen sich diese Erkenntnisse für Nano-Interconnects nutzen?

Zsolt Tokei: „Erweiterte Nanosheet-Architekturen wie das Forksheet erfordern neue BEOL-Integrationsschemata wie Semi-Damascene, um Metallabstände unter 20 nm zu ermöglichen. Gleichzeitig entwickeln wir neue Multilayer-MOL-Routing-Schemata, etwa das vertikal-horizontal-vertikale-Schema, kurz VHV. In Kombination mit Skalierungsverstärkern wie selbstausrichtende Kontakte und Buried Power Rail (BPR) werden diese Multilayer-MOL-Schemata den Weg für ein effizienteres Intra-Cell-Routing bei kleineren Zellhöhen ebnen.“

Naoto Horiguchi: „Die Implementierung des Multilayer-Prozessflusses im MOL in Kombination mit Skalierungsverstärkern wie der BPR wird die Skalierbarkeit unserer forksheet-basierten Zelldesigns erheblich verbessern und die Leiterhöhen von 5T auf 4T drücken. Somit ist die Einführung der Semi-Damascene im MOL ein weiteres Beispiel für die Vorteile, die durch die gegenseitige Befruchtung der FEOL-, MOL- und BEOL-Aktivitäten entstehen.“

Was sind die nächsten wichtigen Meilensteine, die Sie erreichen wollen?

Naoto Horiguchi: „Unser Programmschwerpunkt wird sich nach den Forksheet-Schlüsselmodulen und der Demonstration an realen Bauelementen schrittweise von Forksheet zu CFET bewegen. Die CFET-Architektur ist aufgrund der vielen Freiheitsgrade komplex. Imec wird die Vorteile von PPA, also der Power-Performance-Area, und die Komplexität der CFET-Prozessabläufe quantifizieren und unseren Partnern die beste Option oder die besten Optionen empfehlen.

Während Nanosheet-, Forksheet- und CFET-Architekturen die Track-Höhen der Zellen schrittweise auf 4T und weniger reduzieren werden, untersuchen wir alternative Bauteilarchitekturen, die zu einer Verlangsamung bei der Skalierung des Kontaktpolyabstandes (CPP) beitragen könnten – also des Abstands vom Gate-Kontakt eines Transistors zum Gate-Kontakt des benachbarten Transistors.“

Zsolt Tokei: „Die Entwicklung in Richtung der 1-nm-CFET-Familie von Logikbausteinen treibt die Entwicklung neuer BEOL- und MOL-Lösungen voran. Beim BEOL haben wir früher ein neues Metallisierungskonstrukt vorgeschlagen, das als 'Hybrid Height with Zero Via' bezeichnet wird. In diesem Konstrukt ist jede Metallschicht in drei separate Unterschichten aufgeteilt, was es ermöglicht, die Höhe und das Seitenverhältnis der Metallleitungen je nach Anwendungsbedarf einzustellen. Mit dem Seitenverhältnis ändern sich zudem die Werte für Widerstand und Kapazität. Wir können über eine erste SRAM-Bewertung berichten, die eine deutliche Verbesserung der Lesegeschwindigkeit um rund 30 Prozent und der Schreibgeschwindigkeit um ca. 50 Prozent bestätigt – das freut uns sehr. Derzeit arbeiten wir an realen Layouts für Logikzellen.

Langfristig werden wir diese Integrationsschemata durch die Einführung neuartiger Leitermaterialien ergänzen müssen. Interessant sind geordnete binäre oder ternäre Verbindungen mit einer besseren Gütezahl als zum Beispiel Ruthenium oder Molybdän. Diese Gütezahl ist definiert als das Produkt aus dem Volumenwiderstand mal der mittleren freien Weglänge der Ladungsträger im Metall. Hier haben wir mit ersten ab-initio-Simulationen und ersten Experimenten Pionierarbeit geleistet und intensivieren nun unsere Aktivitäten in enger Zusammenarbeit mit der Materialforschungsgruppe von Imec.“

Was ist die wichtigste Botschaft, die Sie der Chipindustrie mit auf den Weg geben wollen?

Naoto Horiguchi: „In den letzten Jahren haben einige Leute behauptet, dass die traditionelle CMOS-Skalierung bereits zu einem Ende gekommen ist. Aber es gibt viele Innovationen in der Pipeline. Wir sind überzeugt, dass wir die CMOS-Skalierung mindestens für die nächsten zehn Jahre fortsetzen können. Imec ist ein guter Ort, um auf dieses Ziel hinzuarbeiten.

Die enge Zusammenarbeit mit unseren Partnern hilft uns, die größten Herausforderungen der Branche anzugehen und die Skalierung von Logikbausteinen über die 1-nm-Technologiegeneration hinaus voranzutreiben – und dabei die enge Zusammenarbeit mit den Aktivitäten von Imec in den Bereichen Nano-Interconnect, Insite und Materialentwicklung zu nutzen.“

Zsolt Tokei: „Auch aus der BEOL-Perspektive haben wir viele interessante und valide Optionen, die es uns erlauben, den RC-Delay-Engpass zu adressieren und Interconnects für die kommenden zehn Jahre zu entwickeln. Wir können unseren Partnern eine umfassende Roadmap mit einem breiten Spektrum an Optionen anbieten, die für die zukünftige Skalierung von Logikbausteinen relevant sind und deren Elemente für die Speicherentwicklung wiederverwendet werden können.

Wir füllen diese Roadmap kontinuierlich mit neuen Erkenntnissen, verbesserten Integrationsschemata und neuen Materialien – einige davon werden wir auch auf der kommenden IITC-Konferenz im Juli vorstellen.“

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