PCB-Design & Simulation 64-Bit-Technologie fördert Produktivität und neue Ideen

Embedded Computing, High Speed Rules und IoT sind in der aktuellen OrCAD Release 17.2. ebenso die Schwerkunkte der Erweiterungen wie Starrflex, Miniaturisierung und Team Design.

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FlowCAD EDA-Software Vertriebs GmbH

Beta LAYOUT GmbH

Eurocircuits GmbH

Cadence Design Systems GmbH

Die gesamte Leiterplatten-Design-Software von Cadence wurde auf 64-Bit-Technologie umgestellt, was unter Windows und Linux Zugriff auf mehr RAM ermöglicht. Der zusätzlich adressierbare Speicher ist für intensivere Hintergrund-Prüfungen und rechenintensive Automatismen nutzbar, wodurch ein noch effizienteres PCB Design ermöglicht und gleichzeitig die Qualität der Designs verbessert wird. Verfügbar ist die neueste Software auch für die Betriebssysteme Windows 10, Suse 11 und Redhat 7.1.

Fokus des Releas Updates lag unter anderem bei den Anforderungen, die für das Internet of Things (IoT) erforderlich sind. Dazu gehört beispielsweise der Daten-Import von Altium- oder Eagle-Entwürfen. Viele Prototypen werden in diesen Systemen erstellt, aber wenn es um die Qualität für die Serienfertigung geht, greifen Anwender lieber auf die skalierbare Cadence-Lösung mit ihren vielen Design Rule Checks und dem umfangreichen Constraint Manager zu. So können in fremden Layout-Systemen erzeugte Schaltungen wiederverwendet werden.

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Time to Market ist sowohl im Markt für Embedded Computer als auch für das Internet of Things ein wesentliches Kriterium. Darum bietet Intel einen Design Review Service mit dem Intel Schematic Connectivity Format (ISCF) an. Das Tool OrCAD Capture kann nun das ISCF-Format direkt exportieren, um diesen Service zu beschleunigen.

Im Stromlaufplan-Modul gibt es jetzt die Möglichkeit komplette Standardschnittstellen zu definieren. So kann eine Schnittstelle (beispielsweise PCI Express) definiert und bei der Definition komplexe Bus- und Signal-Strukturen mit den dazugehörigen Design-Regeln zugewiesen werden. Im Schaltplan wird dann zwischen Blöcken nur noch die Schnittstelle gezeichnet und alle anderen Angaben über Signale und Regeln ergeben sich implizit aus der zuvor gemachten zentralen Definition. Das spart nicht nur Zeit, sondern vermeidet auch unterschiedliche Beschreibungen für die gleiche Schnittstelle in verschiedenen Designs.

In PSpice wurde ein Device Model Interface eingeführt, mit dem sich sehr schnell ein generischer Platzhalter als Rahmen für ein PSpice-Modell definieren lässt. Innerhalb dieses Rahmens ist das Einbeziehen von Software-Beschreibungen in C, C++ oder SystemC einfach möglich. Damit vervielfacht sich das Einsatzgebiet des für analoge Schaltungen bekannten Simulators.

Die meisten IoT-Schaltungen haben heute neben einem sensiblen Bereich mit analogen Bauteilen auch digitale Bauteile, die Steuerungs- und Regel-Algorithmen enthalten, die eine Programmiersprache beschreibt. Über das Device Model Interface (DMI) werden nun die Algorithmen zusammen mit den analogen Bauteilen des Systems in einer Simulation gemeinsam simuliert. Für den Test und die Verifikation lassen sich auch die Rahmenbedingungen für Worst-Case-Simulationen beispielsweise mit SystemC beschreiben und in der Simulation verwenden.

Sensoren für IoT-Anwendungen

Im Hinblick auf IoT kommen zu den analogen und digitalen Bauteilen noch Sensoren hinzu, deren Messergebnisse (etwa Temperatur) in einer App angezeigen und auswerten lassen. Dafür ist PSpice jetzt so erweitert, dass auch Hardware in the Loop (HIL) mit den Sensoren simulierbar ist.

Preisgünstige Sensoren für IoT-Anwendungen haben häufig ein Rauschen, das über spezielle Rausch-Filterschaltungen bzw. -Algorithmen zu bereinigen ist. Hier ist es sinnvoll, das Verhalten des realen Sensors als Hardware in die Simulation mit einzubeziehen.

Für die Kopplung von Hardware mit PSpice gibt es ebenfalls generische Modelle, mit denen dann z.B. über den USB-Anschluss des Computers mit einer IoT-Hardware (Arduino, Raspberry PI, eigene Designs) kommuniziert wird. In der Systemschaltung lassen sich jetzt sowohl die Sensoren als Hardware, mit Matlab Simulink erstellte Rauschfilter, Auswerte-Algorithmen in C/C++/SystemC und analoge Bauteile als Komplettsystem simulieren.

Im PCB Editor, dem skalierbaren Layout-Modul von OrCAD und Allegro, standen zwei Bereiche im Mittelpunkt des Release 17.2: Zum einen die erneute Steigerung der Effizienz bei widerkehrenden Tätigkeiten wie Farbeinstellungen und der Bearbeitung von Kupferflächen. Diese Neuerungen sind zwar unspektakulär, verbessern aber die Ergonomie und das Ease of use des Tools.

Zum anderen wurde die Datenbasis für starrflexible Leiterplatten erheblich erweitert. Durch den anhaltenden Trend der Miniaturisierung ersetzen zunehmend flexible Folien zwischen zwei Leiterplatten die üblicherweise verwendeten Kabelverbindungen. Um alle für die Fertigung und Bestückung erforderlichen Besonderheiten zu dokumentieren sowie spezielle Design-Regeln zu definieren und dann mittels Online-DRCs zu prüfen, sind viele Ergänzungen in die neue Software-Version eingeflossen. Alle Ausgaben für Starr-Flex sind auch mit dem Standard IPC2581 kompatibel.

Für die Anforderungen aus den Bereichen Embedded Computing und Steuergeräte für die Automobilindustrie ist das Team Design jetzt um eine weitere Form der Zusammenarbeit ergänzt. Bisher war es nur möglich, Designs in Bereiche aufzuteilen, diese den Layoutern zuzuweisen und die Ergebnisse wieder zusammenzuführen. Jetzt gibt es eine neue Methode, mit der ein Layouter mehrere seiner Kollegen spontan zur Mitarbeit in seinem Design einladen kann. Gemeinsam und gleichzeitig lassen sich in einem Design alle Elemente bearbeiten; die persönliche Disziplin ist dann die einzige verbleibende Limitierung.

Power Integrität auf Leiterplatten

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Neuerungen für die SI- und PI-Simulation

Bei der Produktgruppe Sigrity für SI- und PI-Simulationen gibt es zwei wesentliche Neuerungen. Zum einen sind die internen Solver um einen 3D-Vollwellen-Solver und einen quasistatischen Solver erweitert. Dadurch kann die Software jetzt Signalstrecken in Bereiche unterteilen und den entsprechend besten Solver nutzen, um schnell akkurate Ergebnisse in Sign-Off-Qualität zu bekommen. Zum anderen wurde die Integration in den PCB Editor, dem Layout Tool, weiter vorangetrieben. Standardisierte Simulationen sind jetzt wie Design Rule Checks im Hintergrund ohne spezielle Fachkenntnisse ausführbar; alle Ergebnisse werden (auch für Layouter verständlich) im PCB Editor angezeigt.

Damit wird ein wesentlicher Punkt adressiert. Bei der Simulation sind stets die kritischen Signale zu untersuchen. Doch bedingt durch Miniaturisierung und sinkende Versorgungsspannungen können aufgrund des Layouts auch normale Signale plötzlich kritisch werden. Durch umfassendes Screening erkennt die Software auch solche Signale und meldet sie dem Layouter als kritisch. Häufig lässt sich das Problem durch Änderungen der Versorgungslagen oder Rückstrom-Vias lösen. Falls dies nicht möglich ist, dann ist klar, dass dieses Signal kritisch bleibt und durch eine detaillierte Simulation eines SI-Experten die Auswirkung geklärt werden muss.

Im Laufe des Design-Ablaufs werden erst die kritischen Leitungen verlegt. Später jedoch ändern sich die Formen der Versorgungslagen. So geschieht es in der Praxis häufig, dass Teile eines kritischen Signals über einen Schlitz in der Versorgungslage geführt werden. An Stellen ohne Referenzlage ändert sich die Impedanz der Leitung erheblich und es kommt zu Störungen der zu übertragenden Signale durch Reflektionen.

Mit den neuen Checks für Layouter werden solche Impedanz-Sprünge aufgezeigt und können schnell korrigiert werden. Es lassen sich auch heimtückische Probleme finden, wenn beispielsweise von einem 32 Bit breiten Bus nur ein Signal über eine nachträglich eingefügte Aussparung in der Versorgungslage geroutet wurde. Solche Fehler führen bei diesem einen Bit zu sporadischen Übertragungsfehlern und werden vom SI-Experten meist nicht gefunden, da er nur die Topologie exemplarisch mit einem Bit für den ganzen Bus simuliert und 31 Bit den Vorgaben entsprechen.

Weiterhin lassen sich Strukturen von Durchkontaktierungen erfassen und als definiertes Muster im Layout wiederholt platzieren. Der Vorteil ist, dass diese Strukturen einmalig auf ihre SI- und PI-Eigenschaften untersucht werden können und man immer die gleichen Verhältnisse einsetzt und keine Überraschungen erlebt. Diese Arbeitsweise wird ab Übertragungsgeschwindigkeiten ab 3 Gbit empfohlen.

In der Simulation ist jetzt auch ein USB-3.1-Compliance-Test enthalten. D.h. alle Parameter, die für diese neue Schnittstelle eingehalten werden müssen, insbesondere die Strombelastbarkeit, sind überprüfbar. Die tiefere Integration von Allegro Sigrity OptimizePI ermöglicht es jetzt dem Layouter ohne spezielle Fachkenntnisse die Stabilität des Versorgungssystems zu verbessern. Es werden nach einer Analyse im Hintergrund die Kondensatoren angezeigt, die eine hohe Anschlussinduktivität haben.

Diese hohen Werte entstehen durch die Geometrie des Layouts von der Zufuhr der Versorgungsspannung bis zum Abblockkondensator. Das Screening der Leiterplatte kann in wenigen Minuten tausende von Kondensatoren nach der Qualität der Anschlussinduktivität sortieren. Durch Cross probe zwischen dem Report und der entsprechenden Stelle im Layout kann sehr schnell und einfach die Zuleitung verbessert und gleichzeitig die Qualität der Versorgungsspannung ohne Mehrkosten deutlich gesteigert werden.

Ein ähnliches Verfahren ist auch für die EMV-Stabilität der Versorgungslagen möglich. Nach einer Simulation wird gezeigt, auf welchen Versorgungslagen es zu Resonanzen kommt. Das Tool gibt verschiedene Vorschläge an, wie sich durch ein oder zwei zusätzlich platzierte Kondensatoren diese Resonanzfrequenzen beseitigen und somit schwingende Versorgungslagen stabilisieren lassen.

* Dirk Müller ist Geschäftsführer der FlowCAD EDA-Software Vertriebs GmbH in Feldkirchen.

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